随着主控芯片时钟频率的逐渐增高，信号完整性成为了传播高速信号首先要考虑的问题。当高速信号需要通过较长的扁平电缆传输时，其特征阻抗的变化就变得尤为重要。由于印制电路板(PCB) 的特征阻抗调整具有局限性，扁平电缆平衡端接的特征阻抗无法满足与PCB 特征阻抗一致的设计要求。文章首先通过传输线理论计算了扁平电缆平衡端接的特征阻抗；其次，在CST 线缆仿真中搭建了平衡与非平衡端接扁平电缆的3D 模型，通过仿真得到了平衡与非平衡端接的特征阻抗；再次，通过实例验证了平衡端接扁平电缆特征阻抗的测试值与计算、仿真结果基本一致；最后，在整机系统中验证了仿真得到的非平衡端接的特征阻抗，并解决了原先样机中存在的信号完整性问题。通过对特征阻抗的研究，可以为扁平电缆端接方式提供理论支持。

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